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本文解決的問題：

  1、宏觀上幾個大模塊的時鐘配置順序。

  2、小模塊的時鐘選擇、分頻和一般的配置順序。

  3、對小模塊來說，官方手冊推薦的時鐘源選擇問題。

  4、本文只以手冊的“ 推薦配置”進行說明，“自由玩法”不保證穩(wěn)定性。

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多路選擇器選擇原則：

  1、盡量保持默認配置不動。

  2、盡量選擇前端頻率最高的源。

  3、其它手冊要求的特殊情況。

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幾個符號：

左邊深色的：

無抖動多路選擇器，無抖動意味著在多路選擇切換的瞬間，下游時鐘就可以穩(wěn)定下來。需要注意是在切換時要保證上游時鐘已經(jīng)存在并穩(wěn)定，不然下游時鐘狀態(tài)不確定。

右邊淺色的：

有抖動多路選擇器，意味著多路選擇切換后，要經(jīng)歷一段時間的不穩(wěn)定時間，但是有穩(wěn)定后有相應(yīng)寄存器標志位標示下游時鐘已經(jīng)穩(wěn)定，這類指示寄存器器一般以 CLK_MUX_STAT開頭。

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全局約束條件：

  1、無抖動多路選擇器的時鐘源需要存在并且穩(wěn)定。

  2、當某個PLL被設(shè)置為關(guān)閉狀態(tài)，是不可以使用它的輸出信號的。

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晶振說明：

由于一般USB IP核需要直接使用高精度時鐘，所以在XUSBXTI引腳上接24M晶振，XXTI引腳就不需要接了。手冊上說由于iROM代碼是根據(jù)24M晶振頻率設(shè)計的，所以24M的選擇沒什么好說的。

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一、時鐘之源PLL配置

原因：根據(jù)全局約束條件2，如果PLL關(guān)閉那么不可以使用它的輸出，再根據(jù)全局約束條件1，多路選擇器此時只能選擇外部時鐘！而24M的時鐘直接作為系統(tǒng)的時鐘顯然是不合適的！

4412有4個PLL： APLL, MPLL, EPLL, and VPLL。推薦使用24M外部晶振作為它們的時鐘源。

理論上講，4個PLL均可以在22 ～ 1400MHz之間自由設(shè)置，但是手冊強烈推薦的頻率范圍為：

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  APLL & MPLL：200 ～ 1400MHz

  EPLL：90 ～ 416MHz

  VPLL：100 ～ 440MHz

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1.0 設(shè)置PLL_LOCKTIME

原因：參考  https://bbs.eeworld.com.cn/thread-417491-1-1.html

PLL頻率從小變到指定頻率需要一段時間(圖中標紅框的部分雖然不是PLL實際波形但可以參考著理解)，當PLL頻率在變化的時候，比如由復(fù)位后的初始的400MHz升到1000MHz, 這時，首先把CPU的頻率鎖定，因這此時CPU的頻率是變化的，頻率變化，CPU的狀態(tài)就無法確定，所以，此時用 PLL_LOCKTIME 將CPU頻率鎖定一段時間，直到頻率輸出穩(wěn)定為止。芯片手冊上顯示APLL最大的鎖定時間為100us（Table 60 -9），如果外部晶振是24MHz，100us換算成tick就是2400個tick，所以

  APLL_LOCK（Address：0x1004_4000）寄存器該寫入0x960

  MPLL_LOCK（Address：0x1004_0008）寄存器該寫入0x190

  EPLL_LOCK（Address：0x1003_C010）寄存器該寫入0xBB8

  VPLL_LOCK（Address：0x1003_C020）寄存器該寫入0x190

1.1 APLL & MPLL的倍頻值：

設(shè)定對應(yīng)寄存器的 P、M、S 三個值，不同的搭配最終頻率不同，無須自己計算，系統(tǒng)推薦的搭配如下：

1.2 EPLL的倍頻值：

設(shè)定對應(yīng)寄存器的 P、M、S、K 四個值，不同的搭配最終頻率不同，無須自己計算，系統(tǒng)推薦的搭配如下：

1.3 VPLL的倍頻值

設(shè)定對應(yīng)寄存器的 P、M、S、K 四個值，不同的搭配最終頻率不同，無須自己計算，系統(tǒng)推薦的搭配如下：

1.4 等待PLL穩(wěn)定

如果PLL輸出穩(wěn)定了，那么PLL_CON0的Bit[29]會由0變1。

查詢用匯編實現(xiàn)，以APLL為例：

/*———————————————————————*/

wait_pll_lock:

    ldr r1, [r0, r2]

    tst r1, #(1<<29)

    beq wait_pll_lock

    mov pc, lr

ldr r0, =CMU_BASE /* 0x10030000 */

ldr r2, =APLL_CON0_OFFSET /* 0x14100 */

bl wait_pll_lock

/*———————————————————————*/

二、主要模塊的初始化順序

雖然官方文檔中并沒有強制按下面的順序初始化，但是按照邏輯來講，是應(yīng)該使用這個順序的。

  locktime -> pll -> mux -> div

  cpi -> dmc -> top -> leftbus -> rightbus 

上個直觀點的圖：

三、上游多路選擇器的配置

上游多路選擇器決定下游模塊的時鐘源，CMU_CPU有4個MUX，CMU_DMC有四個MUX，CMU_TOP有14個MUX，CMU_LEFTBUS有2個MUX，CMU_RIGHTBUS有2個MUX。

當然下游還有其它非常多的MUX，先擱置一下暫且不說。

3.1 CMU_CPU MUXs配置

CMU_CPU有4個MUX，配置寄存器CLK_SRC_CPU，基地址0x1004_4200。配置完成后，最靠近PLL的兩個MUX均切換時鐘源至PLL。

3.2 CMU_DMC MUXs配置

CMU_DMC有8個MUX，配置寄存器CLK_SRC_DMC，基地址0x1004_0200。配置完成后，最靠近PLL的一個MUX切換時鐘源至PLL。

3.3 CMU_TOP MUXs配置

CMU_TOP有13個MUX，配置寄存器CLK_SRC_TOP0 CLK_SRC_TOP1，基地址0x1003_C210 0x1003_C214。

3.4 CMU_LEFTBUS & CMU_RIGHTBUS MUXs配置

CMU_LEFTBUS & CMU_LEFTBUS各有2個MUX，配置寄存器CLK_SRC_LEFTBUS CLK_SRC_RIGHTBUS，基地址0x1003_4200 0x1003_8200。

四、分頻器的配置

分頻器的位置一般在MUX之后，通常是一個MUX，但如果需要旁路時鐘輸出，可能需要兩個或更多個分頻器級連來獲取最終的頻率。

分頻器設(shè)置的前提條件（手冊并無強制要求，根據(jù)各種約束條件獲得，有疑問留言討論）：

  1、如果分頻器上級還有分頻器，請首先保證上級分頻器頻率已穩(wěn)定，一直確認到上級是MUX為止。

  2、確認上級級連的一個或多個MUX已使能且輸出穩(wěn)定，一直確認到上級是APLL MPLL EPLL VPLL這四個PLL為止。

  3、確認APLL MPLL EPLL VPLL已使能且輸出穩(wěn)定。

分頻器設(shè)置時，必然會影響與它相連的所有IP核，所以個人認為設(shè)置分頻器時，應(yīng)保證下游IP核停止工作，待分頻器穩(wěn)定后再重新初始化下游IP核。

五、舉例

按照PLL -> MUX ->分頻器的順序舉例說明。

5.1 PLLLOCKTIME

  APLL_LOCK（Address：0x1004_4000）寄存器該寫入0x00000960

  MPLL_LOCK（Address：0x1004_0008）寄存器該寫入0x00000190

  EPLL_LOCK（Address：0x1003_C010）寄存器該寫入0x00000BB8

  VPLL_LOCK（Address：0x1003_C020）寄存器該寫入0x00000190

5.2 PLL

 APLL 1000MHz : APLL_CON0:0x10044100 寫入 0x807D0300

            APLL_CON1:0x10044104 bit[22] 寫入 0 ，默認值

注：為什么此時APLL一般不設(shè)置到1400MHz？因為ARM_CORE從APLL取時鐘，但是此時電源管理芯片上電默認給ARM_CORE只提供1.1V的電壓，反查手冊后發(fā)現(xiàn)在1.1V下，ARM核最高只能運行在1000MHz，要想運行在1400MHz需要設(shè)置電源管理芯片輸出1.4V電壓。

  MPLL 800MHz :  MPLL_CON0:0x10040108 寫入 0x80640300

            MPLL_CON1:0x1004010C bit[22] 寫入 0 ，默認值

  EPLL 400MHz :  EPLL_CON0:0x1003C110 寫入 0x80640301 

            EPLL_CON1:0x1003C114 寫入 0x66010000 ，默認值

             EPLL_CON2: 0x1003C118 寫入 0x00000080 ，默認值

  VPLL 100MHz :  VPLL_CON0:0x1003C120 寫入 0x80640303  

            VPLL_CON1:0x1003C124 寫入 0x66016000 ，默認值

            VPLL_CON2:0x1003C128 寫入 0x00000080 ，默認值

5.3 MUX

  按照3.1 － 3.4節(jié)配置后的通路。

  CMU_CPU：CLK_SRC_CPU :0x10044200 寄存器寫入 0x01000001

  CMU_DMC：CLK_SRC_DMC :0x10040200 寄存器寫入 0x00011000

  CMU_TOP：CLK_SRC_TOP0:0x1003C210 寄存器寫入 0x00000110

        CLK_SRC_TOP1:0x1003C214 寄存器寫入 0x00011000

  CMU_LEFTBUS ：CLK_SRC_LEFTBUS :0x10034200 寄存器寫入 0x00000010

  CMU_RIGHTBUS：CLK_SRC_RIGHTBUS:0x10038200 寄存器寫入 0x00000010

5.4 分頻器

5.4.1 LEFTBUS

    CLK_DIV_LEFTBUS：0x10034500 寄存器寫入 0x00000013 ，這樣ACLK_GDL = 200MHz ACLK_GPL = 100MHz。 

5.4.2 RIGHTBUS

CLK_DIV_RIGHTBUS：0x10038500 寄存器寫入 0x00000013，這樣ACLK_GDR = 200MHz ACLK_GPR = 100MHz。

5.4.3 DMC

  CLK_DIV_DMC0：0x10040500 寄存器寫入 0x00111113

  CLK_DIV_DMC1：0x10040504 寄存器寫入 0x01011113

這樣，

  ACLK_ACP = 200MHz

  PCLK_ACP = 100MHz

  SCLK_DPHY = 400MHz

  SCLK_DMC (DDR時鐘) = 400MHz

  ACLK_DMCD = 200MHz

  ACLK_DMCP = 100MHz

  SCLK_G2D_ACP = 200MHz

  SCLK_C2C = 400MHz

  ACLK_C2C = 200MHz

  SCLK_PWI = 12MHz 

5.4.4 CPU

  CLK_DIV_CPU0：0x10044500寄存器寫入 0x01143730

  CLK_DIV_CPU1：0x10044504寄存器寫入 0x00000004

5.4.5 TOP

  CLK_DIV_TOP：0x1003C510 寄存器寫入 0x01205473

至此，時鐘所有配置結(jié)束。

經(jīng)過整理后的JLink時鐘初始化腳本，會放到這里 《JLink V8初始化exynos4412腳本》。

參考資料：《Exynos 4412  SCP User’s Manual Rev 0.10》。