S3C2440A芯片中的時鐘控制邏輯可以生成所需的時鐘信號，包括用于CPU的FCLK、AHB (Advanced High-performance Bus) 總線外圍設(shè)備的HCLK，以及APB (Advanced Peripheral Bus)總線外圍設(shè)備的PCLK。S3C2440A有兩個相鎖循環(huán)（PLLs）：一個用于FCLK、HCLK和PCLK，另一個用于USB塊（48 Mhz）。時鐘控制邏輯可以使用無PLL的慢時鐘，并且可以通過軟件控制決定將時鐘是否連接到外圍塊，這將減少芯片的功耗。

1 時鐘源的選擇

S3C2440A芯片的時鐘來源有兩個，一個是外部晶振（XTIpll 和 XTOpll）,一個來自外部時鐘輸入（EXTCLK），用哪一個時鐘源取決于引腳  OM3和OM2。時鐘源選擇如下表所示：

表1.1  時鐘源選擇

圖1.1  相關(guān)引腳的硬件連接

 注：

（1）盡管MPLL在復(fù)位之后開始運(yùn)行，但是MPLL輸出（MPLL）不作為系統(tǒng)時鐘使用，直到軟件將有效的設(shè)置寫入MPLLCON寄存器。在此有效設(shè)置之前，來自外部晶體或EXTCLK源的時鐘將直接用作系統(tǒng)時鐘。即使用戶不想改變MPLLCON寄存器的默認(rèn)值，用戶也應(yīng)該將相同的值寫入MPLLCON寄存器中。

2 系統(tǒng)時鐘框圖

時鐘框圖說明：首先，OM[3:2]決定哪的外部時鐘源作為系統(tǒng)時鐘源，接著MPLLCONL寄存器設(shè)置P/M/S,以此得到輸出時鐘Mpll,CLKCNTL寄存器決定那個內(nèi)部組件接入時鐘，系統(tǒng)上電默認(rèn)是接入的。 CLKDIVN寄存器決定HCLK和PCLK的頻率。

3 上電時，時鐘配置時序圖（假設(shè)外部時鐘源已經(jīng)選擇了晶振）

過程解析：

1）上電 ，產(chǎn)生復(fù)位信號，等待電源穩(wěn)定才輸出高電平。

2）在復(fù)位信號上升沿檢查M[2:3]引腳狀態(tài)，并鎖存。

3）在此期間，系統(tǒng)時鐘源為外部時鐘。

4）PLL適應(yīng)調(diào)整自己的參數(shù)，CPU停止工作。

5）調(diào)整完畢，系統(tǒng)時鐘配置完成。

4 如何配置系統(tǒng)時鐘

配置順序：

1）檢查引腳OM3和OM2引腳的狀態(tài)

2）配置MPLLCON寄存器（0x4C000004），主要是設(shè)置M/P/S的值

官方手冊給出了一個參考的配置表：（直接按照手冊推薦的幾個配置來，不然有可能出問題）

3）設(shè)置分頻比，即配置CLKDIVN寄存器（0x4c000014）

5 實(shí)驗驗證

筆者所使用的開發(fā)平臺為JZ2440開發(fā)板，通過編程在配置時鐘源的情況下和不配置時鐘源的情況下觀察LED燈的閃爍速度，明顯可以看到是兩種不同的閃爍速度。

部分程序：

       /* 設(shè)置系統(tǒng)時鐘*/

ldr  r0 ,=0x4C000004

        ldr  r1 ,=(92<<12)|(1<<4)|(1<<0)          /*設(shè)置mPLL=400MHz*/

        str  r1 ,[r0]   

ldr  r0 ,=0x4C000014

ldr  r1 ,=0x5                                           /*設(shè)置HCLK=100MHz，PCLK=50MHZ*/

        str   r1 ,[r0]