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這幾天一直忙著研究移植U-boot,移植U-boot的過程中有一步很重要,就是要設置s3c2440的時鐘,什么 Fin,Fclk,Hclk,Pclk,Mpll,Upll等時鐘信號,讓初學者看得一頭霧水,各種信號混淆不清,本人特意花了一點時間,把這些東東理了理,現整理如下:


首先得弄清一個大的框架,s3c2440 cpu的默認工作主頻有兩種12MHz和16.9344MHz,也就是我們的晶振的頻率,但一般12MHz的晶振用的比較多,Fin就是指我們接的晶振頻率。大家都知道s3c2440上電正常工作后頻率是遠遠大于12MHz和16.9344MHz的,我們的s3c2440的cpu正常工作時的頻率就是405MHz,因此這就需要一個電路來提升頻率,在s3c2440的datasheet中找到了這個電路,下面這個就是PLL電路:

由圖中可以看出,Fin進去后,經過PLL電路,最終輸出兩個PLL信號頻率即MPLL和UPLL,這兩個又是什么呢?


UPLL是專用于USB設備的,MPLL是用于設置CPU和外圍設備,查找s3c2440的datasheet可知:

UPLL是USB專用,這里就不講了,下面重點講下MPLL,剛才已經說了MPLL主要用于CPU和外圍設備,但外圍設備和CPU的工作頻率并不一樣啊,CPU的工作頻率肯定比外設要高,這就必然要對MPLL進行處理,于是FCLK,HCLK,PCLK就登場了

首先講下FCLK,首先看下datasheet中的介紹:

The Clock control logic in S3C2440A can generate the required clock signals including FCLK for CPU, HCLK for the AHB bus peripherals, and PCLK for the APB bus peripherals.


相信搞嵌入式的都能看的懂,FCLK是CPU用的,HCLK是AHB總線(Advanced High performance Bus)用的,比如說SDRAM,PCLK是APB總線(Advanced Peripheral Bus)用的,比如說UART。這三個我們一個個來講解,首先看FCLK,CPU用的,看datasheet中的關于FCLK的時序圖,我們就會看出一些東東

從上面的圖中可以看到FCLK在CPU上電后,過了一段時間就發生了比較大的變化,明顯值變大了,從上面這個圖中我們可以大致看出s3c2440上電啟動過程:


1、上電幾毫秒后(power由低變高),晶振輸出穩定,此時FCLK=晶振頻率,nRESET信號恢復高電平后,CPU開始執行指令。

2、我們可以在程序開頭啟動MPLL,在設置MPLL的幾個寄存器后,需要等待一段時間(Lock Time),MPLL的輸出才穩定。在這段時間(Lock Time)內,FCLK停振,CPU停止工作。Lock Time的長短由寄存器LOCKTIME設定。

3、Lock Time之后,MPLL輸出正常,CPU工作在新的FCLK下。


現在對FCLK進行總結一下,FCLK,在CPU上電后,晶振開始正常工作,此時FCLK=晶振頻率,注意此時不存在MPLL,經過PLL電路后,得到MPLL,UPLL。此時FCLK=MPLL。


有了MPLL后,才可以談對s3c2440的時鐘設置,說通俗一點,MPLL就相當于一個工資標準,就拿我們公司做個例子吧,主管就相當于CPU,主管下面有各個項目組,每個項目組都有組長,組長下面有象我一樣的員工,呵呵。


主管的工資肯定是最高的,因為CPU工作頻率是最高的,所以主管就拿FCLK的標準,就是405MHz,僅次于主管的呢,也就是組長,s3c2440里就是內存了,也就是AHB總線用的,組長就按HCLK的標準,組長的工資肯定是根據主管的工資定的,s3c2440里確定的是HCLK=FCLK/4,普通員工就是PCLK=HCLK/2=FLCK/8,也就是APB總線使用的時鐘頻率。總的來說分頻比為FCLK:HCLK:PCLK=1:4:8.這個分配標準是由誰定的呢,公司里肯定是Boss了,也就是寄存器了,也就是我們的CLKDIVN寄存器,看下datasheet中的介紹大家就清楚了:

組長,和員工的工資都是參照主管的工資而定的,那主管的工資怎么定呢,當然也是寄存器了,看datasheet介紹:

上面這個表,就給出了方法,對于12MHz的晶振,要想經過PLL電路得到405MHz,查表得應該設置MDIV、PDIV、SDIV分別為0x7f、2、1,當然也有計算公式,計算公式我在這里就不貼出來了,datasheet里面有,上面的表就是根據那個公式算來的。那在哪里設置這3個的值呢,還是datasheet:

從上圖可以看出,我們只需要設置MPLLCON寄存器就可以確定FCLK了,再通過CLKDIVN寄存器我們就可以設置FCLK、HCLK、PCLK三者之間的比例了。

關于時鐘設置的還有一個寄存器,就是LOCKTIME,在上面的時序圖中可以看到它的身影,datasheet中介紹:

前面說過,MPLL啟動后需要等待一段時間(Lock Time),使得其輸出穩定。位[31:16]用于UPLL,位[15:0]用于MPLL。使用確省值0x00ffffff即可。

講到這里,關于s3c2440的時鐘就基本結束了,寫得好累啊,本人也是剛工作的菜鳥,由于只是有限,文中難免有錯誤,還忘浸淫嵌入式多年的大俠指正,小弟不甚感激!

關鍵字:S3C2440  時鐘體系  設置方法 引用地址:S3C2440時鐘體系及設置方法

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