要了解一款芯片，最直觀的就是官方給的芯片的特點（FEATURES）；要用好一款芯片，就必須從數據手冊了解芯片的各個功能；要開發一款芯片，我們就不許從最基本的時鐘系統出發。本文著重介紹下MSP430F5438的時鐘系統，也是整個5系列的時鐘系統，這是我接觸的第一款430芯片，如有錯誤，歡迎指正。

統一時鐘系統（ Unified Clock System (UCS) ）為芯片提供不同的時鐘，下圖可以看出：5438有4個時鐘系統，分別是輔助時鐘（ACLK），主時鐘（MCLK），子系統時鐘（SMCLK），以及專用時鐘（MODCLK）。

首先看看這些時鐘的來源。

除了專用時鐘外，他們都可以來至XT1CLK，VLOCLK，REFOCLK，DCOCLK，DCOCLKDIV，XT2CLK，只需要配置對應的寄存器即可應需選擇。其中，XT1CLK來至外部的XIN和XOUT管腳通過OSC寄存器得到，通常用32768Hz晶振；VLO（Very-Low-Power Low-Frequency Oscillator）和REFO（Low-FrequencyReference Oscillator）直接由OSC寄存器產生（屬于內部時鐘）；DCOCLK（Digitally-Controlled Oscillator）和DCOCLKDIV（DCO分頻得到）來至FLL（FrequencyLocked Loop）寄存器（屬于內部數字時鐘）；XT2CLK來至外部的XT2IN和XT2OUT管腳。

在5438芯片PUC（Power up clear）即上電清除過后，UCS（Unified Clock System）默認配置為：

1.? XT1 工作在 LF（Low-Frequency）模式 作為ACLK（與第5條沖突，但手冊就是這么寫的，我也不懂）；

2.? DCOCLKDIV 作為 MCLK；

3.? DCOCLKDIV 作為 SMCLK；

4.? FLL 工作，而且 XT1CLK 作為FLL的參考時鐘（FLLREFCLK）；

5.?XTIN和XTOUT若不配置則作為通用I/O口，XT1禁止；配置后才作為XT1；

6.? XT2IN和XT2OUT作為通用I/O口，XT2禁止。

那么現在就開始配置時鐘了。我就選其中一個時鐘MCLK（主時鐘）的配置講解，其他的時鐘大同小異。

要得到MCLK就得配置上圖的寄存器（調整模塊）。需要配置的有DIVM（分頻選擇），SELM（時鐘源選擇），CPUOFF（關閉CPU，因為是主時鐘，所以關閉MLCK就相當于關閉CPU），MCLK_REQEN（MCLK conditional requests條件要求使能），MCLK_REQ（不需要配置，從手冊上看作用是：外圍模塊如果需要其正確的運作需要它自動從UCS模塊調整，而不管當前的操作模式）。

下面再講講內部時鐘源VLO和REFO以及DCO，MODOSC。

REFO是內建的參考時鐘，它很穩定，一般作為FLL的時鐘基準。MSP430F5438上的REFOCLK是32768Hz。

MODOSC是個專用時鐘（我知道可以用在AD采樣上），大概5MHz（不知道為什么手冊上沒有他的資料）。

VLO是一個內建的低頻時鐘。在5438上，它的頻率是6-14kHz。

DCO是Digitally-ControlledOscillator，數控晶振。它可以通過FLL產生頻率很高而且比較穩定的時鐘。通過配置FLL，它甚至可以產生百兆以上的時鐘信號。FLL是FrequencyLocked Loop，鎖頻環。它能通過反饋穩定DCO的輸出，下圖是它的框圖：

首先它需要一個參考，可以是XT1，XT2，REFO的其中一個，當啟用FLL之后（默認啟用），圖中的DCO，MOD可以不用設置，FLL會自行調整這兩個值。DCO輸出的頻率與以下幾個量有關：

FLLD，FLLN，FLLREFDIV，FLLREFCLK

計算公式如下：

fDCOCLK= D × (N + 1) × (fFLLREFCLK ÷ n)

fDCOCLKDIV= (N + 1) × (fFLLREFCLK ÷ n)

其中

D=1，2，4，8，16，32（對應FLLD=0，1，2，3，4，5）

N=FLLN

n=1，2，4，8，12，16（對應FLLREFDIV=0，1，2，3，4，5）

fFLLREFCLK為REFO，XT1或XT2的實際頻率。

時鐘系統差不多就這些了，看起來復雜其實挺簡單的，自己在板子上動手試試才能了解 到底哪塊還沒有理解透徹，下面貼出我自己的5438時鐘配置。

#include "msp430.h"

int main( void )

{

  // Stop watchdog timer to prevent time out reset

  WDTCTL = WDTPW + WDTHOLD;

  P11DIR = BIT2 + BIT1 + BIT0;              // P11.2,1,0 to output direction

  P11SEL = BIT2 + BIT1 + BIT0;              // P11.2 to output SMCLK, P11.1

                                            // to output MCLK and P11.0 to

                                            // output ACLK

  //ACLK = REFO = 32kHz, MCLK = SMCLK = 25MHz  

  UCSCTL3 |= SELREF__REFOCLK;                      // Set DCO FLL reference = REFO

                                                   //±?D?μ?￡?·??òò??±óD′í?ó±ê??

  UCSCTL4 |= SELA__REFOCLK;         // Set ACLK = REFO 

                                    //éè???3??ê±?ó?aDCO?í?á3?′í,×ü?á3???′í?ó±ê??

                                    //ò?°???ó?DCODIVê±?ó°é

  __bis_SR_register(SCG0);                  // Disable the FLL control loop  

  UCSCTL0 = 0x0000;                         // Set lowest possible DCOx, MODx 

                                            //??ê2?′ó?￡?éè???àéù??2?ó°?ì

  UCSCTL1 = DCORSEL_7;                      // Select DCO range 25MHz operation 

                                            //?μ?êμè??￡?1ù·?×êá??μ×???135M￡??ò?üá?30M

  UCSCTL2 = FLLD_1 +762;                   // Set DCO Multiplier for 25MHz  

                                            // (N + 1) * FLLRef = Fdco  

                                            // (762 + 1) * 32768 = 25MHz  

                                            // Set FLL Div = fDCOCLK/2 

                                            //2·??μ25M 3·??μ23M 4·??μ11.5M 2??aμàê2?′?é??

  __bic_SR_register(SCG0);                  // Enable the FLL control loop  

  // Worst-case settling time for the DCO when the DCO range bits have been  

  // changed is n x 32 x 32 x f_MCLK / f_FLL_reference. See UCS chapter in 5xx  

  // UG for optimization.  

  // 32 x 32 x 25 MHz / 32,768 Hz = 782000 = MCLK cycles for DCO to settle  

  __delay_cycles(782000);  

  // Loop until XT1,XT2 & DCO fault flag is cleared  

  do  

  {  

    UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + XT1HFOFFG + DCOFFG);  

                                            // Clear XT2,XT1,DCO fault flags  

    SFRIFG1 &= ~OFIFG;                      // Clear fault flags  

  }while (SFRIFG1&OFIFG);                   // Test oscillator fault flag

  while(1);                                 // Loop in place

  return 0;

}