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人工智能(AI)、自動駕駛、車聯網、5G等應用相繼興起,且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能芯片,10納米以下的先進制程重要性也與日俱增,同時也成為晶圓代工廠重要獲利來源;臺積、三星兩大晶圓代工廠繼實現7納米之后,皆致力朝5納米、3納米發展。然而,半導體制程節點越來越先進,意味著需要更新穎的技術支援以進行加工制造,因此,除了晶圓代工廠外,半導體設備商也相繼研發新一代技術。


簡化制程EUV扮關鍵要角


艾司摩爾(ASML)資深市場策略總監Boudewijn Sluijk(圖1)表示,VR/AR、自動駕駛、5G、大數據及AI等,持續推動半導體產業發展,為滿足各式應用、資料傳輸,以及演算法需求,芯片效能不斷提高的同時,還須降低成本,而極紫外光(EUV)在先進制程中便扮演關鍵的角色。

圖1 ASML資深市場策略總監Boudewijn Sluijk表示,自動駕駛、5G、AI等新應用推升芯片性能發展。

Sluijk指出,過往采用ArFi LE4 Patterning或是ArFi SAQP進行曝光的話,要實現7nm、5nm,須經過許多步驟。例如用ArFi LE4 Patterning需要4個光罩、4次曝光;用ArFi SAQP需要6個光罩、9次曝光,而EUV只需1個光罩、1次曝光(圖2)。采用EUV技術不但可有效簡化制程,加快產品設計時程,也因為曝光次數明顯減少,因而可有效降低成本,滿足芯片設計高效能、低成本的需求,因此,市場對于EUV的需求有增無減。


圖2 EUV技術可有效減少曝光次數,進而降低成本。資料來源:ASML


據悉,ASML的EUV系統現在可用于7nm生產,滿足客戶對可用性、產量和大量生產的需求。截至2019第二季季末,半導體界已經有51個EUV系統被建置(包含NXE:33xx、NXE:3400B),而該公司在2019年的銷售目標為30臺EUV。


據悉,ASML目前已出貨11臺EUV極紫外光系統,而在第二季再度接獲10臺EUV極紫外光系統的訂單,顯示市場對于EUV設備的需求相當強勁。因此,ASML的出貨計劃將著重于2019年下半年和第四季,而2019年的整體營收目標維持不變。


然而,隨著晶圓產能不斷增加,ASML也持續推出生產力更高的EUV設備。Sluijk透露,目前EUV系統在晶圓廠客戶端每天生產的晶圓數量超過1,000片,而ASML持續強化EUV微影系統「NXE:3400C」的量產效能,不僅在ASML廠內展示每小時曝光超過170片晶圓的實力,在客戶端實際生產記憶體芯片的制造條件下,也成功達到每天曝光超過2,000片晶圓的成果,甚至達到2,200片的紀錄。另外,ASML也計劃在2020上半年推出生產力更高的設備,將NXE:3400C的生產率提升至>185wph。


除提升設備生產量之外,因應未來先進節點,ASML也計劃推出全新EUV設備,名稱為EXE,不僅擁有新穎的光學設計和明顯更快的平臺,且數值孔徑更高,為0.55(High- NA),進一步將EUV平臺延伸至3nm節點以下,擴展EUV在未來先進節點中的價值。


Sluijk說明,此一產品將使幾何式芯片微縮(Geometric Chip Scaling)大幅躍進,其所提供的分辨率和微影疊對(Overlay)能力比現有的NXE:3400高上70%。EXE平臺旨在實現多種未來節點,首先從3納米開始,接著是密度相近的記憶體節點。另外,EXE平臺有著新穎的光學設計,并具備更高的生產力和更高的對比度,以及更高的生產量,每個小時>185wph,且Reticle Stage比NXE:3400快上4倍;Wafer Stage比NXE:3400快上2倍。

Sluijk指出,該公司的EUV平臺擴展了客戶的邏輯芯片和DRAM的產品路線圖,透過提供更好的分辨率、更先進的性能,以及逐年降低的成本,EUV產品將會在未來十年到達一個經濟實惠的規模。

滿足芯片設計PPAC需求蝕刻/沉積技術不容小覷


科林研發(Lam Research)副總裁Yang Pan(圖3)認為,在高級節點,最重要的趨勢是垂直縮放(Vertical Scaling)以滿足「功率-性能-面積-成本(Power Performance Area Cost, PPAC) 」的需求,特別是記憶體和邏輯芯片;垂直縮放過去5年徹底改變了NAND產業,目前3D NAND的出貨量多于平面NAND(Planar NAND)。垂直縮放的實現須透過沉積和蝕刻中的High Aspect Ratio(HAR)制程實現,而這是該公司所擅長的。

圖3 Lam Research副總裁Yang Pan認為,高級節點發展的重要趨勢是Vertical Scaling。


Yang Pan進一步指出,另一個趨勢則是產業對于新材料的需求不停增加。半導體產業對于新材料的需求一向都很強勁,過去幾十年來半導體產業探索了大部分的元素,而現今的重大挑戰是在每個設備上實現新材料的益處。同時,隨著內部連接間距(Interconnect Pitch)變小,薄阻障層(Barrier)、線層(Liner)和種子層(Seed)不能充分縮放,導致Copper Fill的可用體積減少,使得通過電阻和線路電阻大增。因此,須整合新的或是替代性低電阻材料,以滿足設備性能和可靠性;但這也是極具挑戰性,Lam便透過在介質阻擋層、金屬化及其相互作用方面的豐富經驗為新一代解決方案提供關鍵的支援。


同時,為了協助客戶實現更快、更便宜的量產,Lam正在利用機器學習和AI使工具變得更加智能化。在現今的半導體制程環境當中,晶圓清洗之間的平均時間是限制蝕刻系統生產力的主要因素。蝕刻制程模組通常需要每月,或有時需每周進行清洗,以保持穩定的效能,并更換因電漿制程受腐蝕的零件。


蝕刻制程模組需要維護和更換消耗性零件,這是既耗時又耗力的工作,因為必須打開腔體、更換零件、清洗,然后再對腔體重新進行認證,這會影響產出并需要復雜的排程作業。為此,Lam與客戶合力研發自我維護解決方案,使得設備可以知道何時需更換零件,而且毋須打開腔體即可自動更換零件。此舉減少了工具的停機時間,并提高了整個晶圓廠的生產力。


除此之外,當半導體制程進入7納米、5納米之時,可說是進入了「原子時代」,以原子級的精度控制制程變化對于芯片功率、性能和產量相當重要,越來越多的應用需要原子層沉積(Atomic Layer Deposition, ALD)和原子層蝕刻(Atomic Layer etching, ALE)減少Within-die和Within-wafer的變異。


另外,先進制程另一個重大變化是引進EUV。Yang Pan表示,為了要繼續擴展節點路線圖,需要EUV減少邊緣放置誤差(Edge Placement Error)。每個新的光刻都需要新的抗蝕劑、新的蝕刻制程等來定義圖案(Pattern)。當到了5納米節點及以下時,需要使用EUV進行多次圖案(Multiple Patterning)以實現所需的元件尺寸。為此,Lam一直與包括ASML在內的生態系統伙伴合作,提供整體解決方案,像是透過應用原子層蝕刻技術(Applying Atomic Layer Etching)使得邊緣粗糙度變得更平滑以改善EUV制程產量。


IC設計新技術紛現缺陷檢測需更精準


KLA新技術制程控制解決方案及研發總監Chet Lenox則指出,行動系統單芯片(SoC)的功耗需求、高性能計算(HPC)伺服器以及AI芯片的性能要求都推動了先進設計節點的發展。雖說先進節點提高了單位面積上的電晶體縮放比例,但隨之上升的晶圓成本則抵消了大部分的獲益。不過從功耗/性能的角度來看,采用先進設計節點制造芯片仍然是值得的。因此,目前看到更多的代工廠采用了7nm節點,并期望5nm和3nm節點的發展也將如此。

過往半導體制造商在領先制程的開發和良率提升中所面臨的挑戰主要是由關鍵特征(主動區、閘極和后段制程金屬線)的原始間距縮放造成的。然而,隨著創新整合解決方案興起,提高了主動區電晶體密度,而無需太多原始間距的縮放,此外采用新材料也可以持續改善電晶體的性能。

對此,Lenox表示,從檢測和量測的角度來看,這些新的整合設計技術協同優化(DTCO)構造和材料改進可能會產生獨特和意想不到的缺陷類型,也因而向半導體設備商提出了在之前的節點中從未遇到過的全新量測要求。因此,該公司必須與半導體制造商更為緊密地合作,才得以預測潛在的缺陷模式并預期量測的需求;且該公司的制程控制系統才能夠對這些先進的整合技術和材料進行故障排除和監控。


除此之外,另一個KLA目前也在密切關注的領域,則是在圖案化制程中使用選擇性沉積。業界長期以來一直在包括前段(FEOL)的外延生長和后段(BEOL)的金屬封蓋等制程中使用選擇性沉積,但是新一代的沉積制程可能會拓展并用于結構圖案化的制程之中。


Lenox解釋,舉例來說,如果FEOL觸點可以從主動區或是閘極區選擇性地「生長」(而不是自上而下蝕刻),并可以連接到中段層(MOL),則極有可能顯著地降低EPE相關的良率問題。


另一個重要的趨勢是替代記憶體類型應用更廣泛,例如在產品中選用自旋移轉轉矩RAM(STT-MRAM)和相變化RAM(PCRAM)作為非揮發性記憶體。目前市場上已看到這些元件類型所帶來的新型整合方案、單元制程類型,以及需要特定檢測和量測方法和機臺的材料。目前,它們僅僅是后緣節點選項的小眾應用。但預計一旦它們能夠替代傳統邏輯芯片中的高級緩存SRAM,并且在客制的AI訓練和介面處理器中被用作記憶體,就會更為廣泛地普及。


上述所提到的產業變化衍生了全新的測試需求,為此,KLA近期推出全新的392x和295x光學缺陷檢測系統和eDR7380電子束缺陷檢視系統,滿足先進邏輯芯片、DRAM和3D NAND元件從研發到量產的關鍵缺陷檢測、識別和溯源。


總結來說,芯片微縮不僅伴隨著高性能,也帶來許多新的設計、測試挑戰。也因此,半導體設備業者紛紛針對EUV、蝕刻、沉積等技術進行強化,發展新一代解決方案。


關鍵字:晶體管微縮 引用地址:晶體管微縮難上加難,廠商們各出奇招

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