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2019年，EUV光刻（EUVL）將達到一個重要的里程碑。經過多年的等待，先進光刻技術終于進入大批量生產。EUVL將率先用于7nm節點（IMEC N8或代工廠N7）邏輯后段（BEOL）的最關鍵金屬層和通孔。與此同時，研究中心正在探索未來技術節點的選擇，這些節點將逐步納入更多的EUVL印刷結構。在本文的第一部分，imec的干法蝕刻研發工程師Stefan Decoster比較了在N3及更先進技術節點下，不同的多重圖形化方案的優缺點。

與過去相比，研究人員現在已經將EUVL作為存儲器關鍵結構的圖形化工藝的一個選項，例如DRAM的柱體結構及STT-MRAM的MTJ。在本文的第二部分，IMEC的研發工程師Murat Pak提出了幾種STT-MRAM關鍵結構的圖形化方案。

在后段引入EUV多重顯影

今年，一些主要的代工廠將首次在其大批量生產線中使用EUVL來處理邏輯7nm（N7）芯片。它們將EUVL引入BEOL的最關鍵金屬層（local M0至M3），以及互連這些金屬層的過孔中。在這些層中，線和溝槽具有36-40nm量級的節距。溝槽與溝槽的隔斷相互垂直，以便在連續溝槽中產生隔斷。下一個技術節點N5會運用到28到32nm之間的金屬節距。

“2017年，我們已經證明這些32nm節距線可以在一次曝光中直接用EUVL進行圖形化，”Stefan Decoster補充道。“或者，可以使用混合選項，其中基于193i的SAQP與EUV block相結合。”

圖示采用193nm浸入式SAQP圖形化的32nm節距M2層，以及直接由EUV圖形化制作的隔斷（block）。

從EUV單次顯影到EUVL多重顯影

同時，很明顯，EUVL單次曝光已經達到了32納米到30納米節距的極限。StefanDecoster：“超過30nm節距，使用當前的EUVL技術（即0.33數值孔徑（NA））需要采用多重圖形化技術，進一步縮小尺寸。這些技術通常涉及將芯片圖案分成兩個或更多個更簡單的掩模，并且可以以不同的風格存在。EUV多重顯影將比原先想象的更早推出，主要是由于存在隨機失效。“這些失效在極小的特征尺寸下開始變得更加明顯，并且限制了EUV單次曝光的實際分辨率。

IMEC N5技術節點的多重顯影方案

在實踐中，這意味著IMEC N5（或代工廠N3）技術節點具有21nm的金屬節距，這需要EUVLmulti-patterning，例如SADP或LELE，當然，IMEC還提供了另外兩種方案，即193iSAQP，193i SAOP，仍然可以實現這些尺寸的線和溝槽。在成本，光刻質量和工藝流程的復雜性方面，這些技術中的每一種都具有其自身的優點和缺點。

“然而，EUVL single patterning 并不止步于此，”Stefan Decoster澄清道。“我們預計更松弛的金屬層（例如M4至M7層）和關鍵過孔仍然可以利用EUVL單次曝光來實現。此外，IMEC和ASML正在開發下一代high-NAEUVL系統（NA =0.55），以進一步提高單次曝光的分辨率。”

IMEC N5以下：16 nm節距的圖形化方案

IMEC的研究人員探索了四種不同的圖形化方案，用于制作20nm節距以下的圖形：基于193i的SAOP方案，基于EUV的SADP方案，基于EUV的SAQP方案和EUV SALELE方案。Stefan Decoster：“這四種方案都可以制作16nm節距的線。然而，它們在流程復雜性，成本，可擴展性和設計自由度方面存在差異，這些都是行業的重要考慮因素。我們還發現，線邊緣粗糙度（LER）仍然是主要關注點。”

193nm 浸沒式光刻仍然可以完成這項工作

在這些激進的節距下，193nm浸沒式光刻只能與SAOP結合使用，從128nm節距開始經歷三次圖形倍增最終達到16nm節距。Stefan Decoster指出，193i SAOP的優點是線條邊緣粗糙度（LER）小，但一個固有的缺點是極其漫長而復雜的工藝流程，這給過程控制和成本帶來了挑戰。

使用EUVL multi-patterning可以使flow變短

“出于這個原因，我們還探索了'較短的'基于EUVL的圖形化方案，即EUV的SADP”，StefanDecoster補充道，“為了實現這種圖形化方法，EUV光刻的起始節距必須為32nm。雖然目前的EUVL技術仍然能夠制作32nm節距線，但是所得到的線寬不能小于16nm。因此，我們不得不應用額外的trim技術來實現在32nm節距下8nm的線寬（mandrel）。采用SADP技術，這種間距可以成功地降低到16nm。”16 nm節距的圖形也可以采用更具可擴展性的EUVL SAQP方法，從更寬松的64nm節距開始。然而，對于這些基于EUV的多重圖形化方法，線邊緣粗糙度(LER)仍然是一個重要問題。該團隊認為，這種LER可以進一步降低，例如通過選擇恰當的光刻膠材料和改善光刻膠平滑性。

三種圖形化flow可實現16nm節距圖形（自上而下的SEM圖）:(頂部）基于EUV的SADP，（中）基于EUV的SAQP和（底部）193iSAOP。所有三個選項的LER均在8nm line和space的情況下測得。

eSALELE：一種全新的工藝整合方案

前面三種多圖案化方法都有一個共同點：首先，制作線和溝槽，然后添加隔斷（block，例如使用自對準隔斷方法）。IMEC團隊還研究了一種使用EUVL的不同方法，稱為eSALELE，其中線和隔斷在整個相同的流程中定義。除了相對較高的LER之外，這種方法的另一個缺點是使用四個EUV掩模（兩個用于線，兩個用于隔斷），這使得這個方案非常昂貴。Stefan Decoster說：“但eSALELE方法的主要優點是設計靈活，可以避免'虛設'（dummy）金屬線（版圖中并不真正需要的金屬線）。避免這些線的出現有利于RC延遲和后段功耗的降低。

EUVL單次曝光與存儲器：STT-MRAM的情況

由于其高寫入和讀取速度，STT-MRAM最近成為取代基于SRAM的最后一級高速緩存存儲器的可能選項。STT-MRAM器件的核心結構是柱狀MTJ，其中絕緣層夾在兩個薄的鐵磁層之間，所述鐵磁層分別是釘扎層和自由層。MTJ可以以兩種不同的電阻狀態存在：低阻態（LRS，兩個磁層的磁化平行）和高阻態（HRS，磁化處于反平行狀態）。通過利用注入磁隧道結的電流切換自由磁層的磁化來執行存儲單元的寫入。讀取操作依賴于隧道磁阻（TMR），其是兩個阻值狀態之間的電阻差的函數。

從193i到EUVL單次曝光

到目前為止，MTJ已經用193i圖形化實現了200nm節距，當然之后的100nm節距也是。IMEC的研發工程師Murat Pak說：“但是為了滿足未來存儲器的高密度要求，我們需要更緊密的節距，例如50nm或更小，MTJ直徑約為20nm。193i無法實現這么激進的節距，這凸顯了引入EUVL單次曝光的必要性。“

LCDU會是最關鍵的指標

然而，在這么小的尺寸下，粗糙度和隨機失效的影響不可以被忽略，因此需要改進的圖形化方案。“對于這種存儲器而言，最關鍵的參數結果是局部CD均勻性（LCDU），這是柱粗糙度的一種度量，”Murat Pak解釋說。“這種LCDU顯然會影響電阻值，從而影響STT-MRAM單元的讀取性能。因此，確保良好的LCDU對于STT-MRAM制造至關重要。”

（左）展示阻值狀態和允許的變化范圍;（右）MTJ的X-SEM截面圖。

為了優化MTJ的LCDU，已經提出并比較了不同的EUV光刻方案。MuratPak：“首先，我們考慮了不同的光刻膠，包括眾所周知的化學放大膠（CAR），以及兩種不同的MCR（含金屬）光刻膠。其次，我們的團隊篩選了不同的底層包括旋涂碳（SOC）和旋涂玻璃（SOG）,并研究了它們對光刻膠性能的影響。最后，我們研究了不同的tonalites（相當于正膠和負膠的區別，編者注），特別是CAR光刻膠（做柱）和positive tone光刻膠加上tone反轉工藝（將孔變成柱）。“該團隊還研究了光刻膠上的LCDU的改進是否會轉移到了蝕刻之后。以上所有實驗中的EUV都使用ASMLTWINSCAN NXE：3300B進行曝光。

tone反轉過程的圖示：（左）用正toneCAR光刻膠獲得的孔和（右）在tone反轉后獲得的柱。

三種有可能的方案（如下圖，由編者添加）

其中一支MCR光刻膠搭配SOC和SOG均獲得了相對較好的LCDU結果。第三種方案是tone反轉工藝，最終也表現良好。“對于所有這三種方法，我們獲得了超過20％的LCDU的改進，”Murat Pak補充道。“這是整個工藝流程朝向1.55nm LCDU目標的重要一步。”對于這些有前景的光刻工藝方案，其他性能指標，如工藝窗口分析，柱圓度和尺寸均勻性均已通過驗證。

總結

在本文中，已經針對未來的邏輯和存儲器件（即，SST-MRAM）應用提出了各種EUVL圖形化方法。對于邏輯，基于EUV的SADP，基于EUV的SAQP和基于EUV的SALELE與基于193i的SAOP的性能進行了比較。所有選項都有可能用于制作如16nm節距這樣具有挑戰性的金屬線。但是，必須在工藝復雜性，成本，設計自由度和線邊粗糙度方面進行權衡。

對于SST-MRAM，已經確定了三種不同的基于EUV的制作50nm節距的MTJ柱的方法，并且具有足夠好的LCDU。

關鍵字：EUV IMEC 引用地址：深度解析—IMEC對EUV工藝未來的思考

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