前不久國內長江存儲宣布128層QLC 3D NAND研發(fā)成功，且已經在群聯(lián)和聯(lián)蕓兩家控制器廠的SSD上通過驗證，可應用于消費級SSD，并逐步進入企業(yè)級服務器、數(shù)據(jù)中心等領域，以滿足未來5G、AI時代多元化數(shù)據(jù)存儲需求。
3D NAND存儲器在近些年來迅速發(fā)展，由于其具有較高的寫入速度和擦除速度，從而適合于存儲數(shù)據(jù)。3D NAND結構中包括多個層疊設置的氧化層和氮化層的堆疊結構，隨著對3D NAND存儲器的容量要求增加，為在單位芯片面積上獲得更大的存儲容量，要求堆疊結構的層疊數(shù)目越來越大。然而三維存儲器的制作過程中隨著堆疊增加，保證每個制作過程的結構穩(wěn)定的難度越來越大，嚴重制約了3D NAND閃存技術的發(fā)展
在這一背景下，我國長江存儲科技公司于2019年11月8日提出一項名為“一種3D NAND制作方法及存儲器”的發(fā)明專利（申請?zhí)枺?01911086857.9），申請人為長江存儲科技有限責任公司。
此專利提供一種3D NAND制作方法及存儲器，以解決現(xiàn)有技術中隨3D NAND閃存中O/N堆疊結構的層數(shù)增加，造成制作過程中結構穩(wěn)定性無法保證的問題。
專利中提到的3D NAND制作方法流程如圖1所示，首先提供襯底，可以用作體晶片或者外延層，襯底材料可為硅(Si)、鍺(Ge)等半導體。步驟S102中，在襯底上形成包括交替層疊設置的層間介質層和犧牲介質層的堆疊結構，其中犧牲介質層在后續(xù)工藝中被去除，并填充導電金屬形成柵極線，工業(yè)實現(xiàn)可以采用薄膜沉積工藝依次層疊，如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)或原子層沉積法(ALD)。
在步驟S103中，需要在待形成溝道的位置形成第一孔，如圖2所示。在預形成溝道的區(qū)域刻蝕形成第一孔11，該孔穿過層間介質層20和犧牲介質層30，同時暴露出襯底10。第一孔11在各層結構平面內的孔徑保持一致，且側壁垂直于襯底。緊接著在步驟S104中利用回刻工藝，進一步對犧牲介質層進行刻蝕，在犧牲介質層內形成第二孔，且與第一孔11連通。在步驟S105中將前面形成的第一孔和第二孔作為同一孔，進行薄膜沉積，形成的各層結構也隨著矩形鋸齒形狀的側壁依次沉積，最終形成矩形鋸齒結構的溝道。在后續(xù)去除柵極線區(qū)域的犧牲介質層后，位于層間介質層之間的第二部分能夠對層間介質層進行支撐，從而形成結構相對于現(xiàn)有技術更加穩(wěn)定的層間介質層和溝道結構。
圖3 柵極線的區(qū)域形成第三孔示意圖
在步驟S106中，在待形成柵極線的區(qū)域形成第三孔，如圖8所示，并緊接著在S107中通過所述第三孔，對所述犧牲介質層進行第二回刻，去除所述犧牲介質層，以便后續(xù)填充導電結構，形成柵極線。相對于現(xiàn)有技術的溝道和層間介質層結構，上圖中溝道向外延展的第二部分位于懸空的層間介質層之間，從而對層間介質層能夠起到支撐作用，進而提高整個結構的穩(wěn)定性。
此專利提出在3D NAND結構的溝道孔進行各層結構沉積步驟之前，增大溝道孔區(qū)域的犧牲介質層刻蝕面積，從而使得后續(xù)沉積形成溝道內各層結構時，ONOP疊層結構在犧牲介質層平面內位于層間介質層的下方，對層間介質層起到支撐作用。在后續(xù)去除O/N堆疊結構中的氮化物層，替換為導電金屬，制作形成柵極線之前，由于犧牲介質層被去除，僅剩余O/N堆疊結構中的層間介質層，此時，溝道孔內位于相鄰兩層層間介質層之間的ONOP結構對層間介質層起到支撐作用，從而使得溝道孔和層間介質層的結構更加穩(wěn)固，進而降低了O/N堆疊結構中的犧牲介質層去除后，層間介質層出現(xiàn)破裂或坍塌的風險。
以上就是長江存儲提供的一種3D NAND制作方法，正是這一系列創(chuàng)新型想法的提出，長江存儲才能不斷積累技術經驗，逐漸開發(fā)出具備強大市場競爭能力的32層、64層直到128層的NAND存儲結構，為國內半導體產業(yè)、5G、AI技術的發(fā)展提供強大助力。
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