void initClock()

{

     UCSCTL6 &= ~XT1OFF; //啟動XT1

     P5SEL |= BIT2 + BIT3; //XT2引腳功能選擇

     UCSCTL6 &= ~XT2OFF;          //打開XT2

//      PMMCTL0 |=PMMPW+ PMMCOREV_3;

      PMMCTL0_H = 0xA5;                                         //開PMM電源管理

      SVSMLCTL |= SVSMLRRL_1 + SVMLE;                            //配置SVML電壓

      PMMCTL0 =  PMMPW + PMMCOREV_2;                             //配置內核電壓

      while((PMMIFG & SVSMLDLYIFG ) == 0);                       //等待設置完成

      PMMIFG &= ~(SVMLVLRIFG + SVMLIFG + SVSMLDLYIFG);

      if((PMMIFG & SVMLIFG) == 1)                                //判斷內核電壓是否上升到VSVML

            while((PMMIFG & SVMLVLRIFG) == 0);                   //如果沒有等待

      SVSMLCTL &= ~SVMLE;                                        //關掉SVML模塊

      PMMCTL0_H = 0X00;                                          //鎖存配置

     __bis_SR_register(SCG0);

     UCSCTL0 = DCO0+DCO1+DCO2+DCO3+DCO4; //選擇DCO頻率區域

     UCSCTL1 = DCORSEL_5;       //DCO頻率范圍在28.2MHZ以下

     UCSCTL2 = FLLD_4 + 2;       //D=16，N=1    16*2*（4/8)=16

     UCSCTL3 = SELREF_5 + FLLREFDIV_3;    //n=8,FLLREFCLK時鐘源為XT2CLK；DCOCLK=D*(N+1)*(FLLREFCLK/n);DCOCLKDIV=(N+1)*(FLLREFCLK/n);

     UCSCTL4 = SELA_4 + SELS_3 +SELM_3;    //ACLK的時鐘源為DCOCLKDIV,MCLKSMCLK的時鐘源為DCOCLK

     UCSCTL5 = DIVA_5 +DIVS_1;      //ACLK由DCOCLKDIV的32分頻得到，SMCLK由DCOCLK的2分頻得到

                 //最終MCLK:24MHZ,SMCLK:12MHZ,ACLK:48KHZ

     __bic_SR_register(SCG0);                   //Enable the FLL control loop

}

void initClock()

{

     UCSCTL6 &= ~XT1OFF; //啟動XT1

     P5SEL |= BIT2 + BIT3; //XT2引腳功能選擇

     UCSCTL6 &= ~XT2OFF;          //打開XT2

//      PMMCTL0 |=PMMPW+ PMMCOREV_3;

     PMMCTL0_H = 0xA5;                                         //開PMM電源管理

      SVSMLCTL |= SVSMLRRL_1 + SVMLE;                            //配置SVML電壓

      PMMCTL0 =  PMMPW + PMMCOREV_2;                             //配置內核電壓

      while((PMMIFG & SVSMLDLYIFG ) == 0);                       //等待設置完成

      PMMIFG &= ~(SVMLVLRIFG + SVMLIFG + SVSMLDLYIFG);

      if((PMMIFG & SVMLIFG) == 1)                                //判斷內核電壓是否上升到VSVML

            while((PMMIFG & SVMLVLRIFG) == 0);                   //如果沒有等待

      SVSMLCTL &= ~SVMLE;                                        //關掉SVML模塊

      PMMCTL0_H = 0X00;                                          //鎖存配置

     __bis_SR_register(SCG0);

     UCSCTL0 = DCO0+DCO1+DCO2+DCO3+DCO4; //選擇DCO頻率區域

     UCSCTL1 = DCORSEL_4;       //DCO頻率范圍在28.2MHZ以下

     UCSCTL2 = FLLD_4 +1;       //D=16，N=1    16*2*（4/8)=16

     UCSCTL3 = SELREF_5 + FLLREFDIV_3;    //n=8,FLLREFCLK時鐘源為XT2CLK；DCOCLK=D*(N+1)*(FLLREFCLK/n);DCOCLKDIV=(N+1)*(FLLREFCLK/n);

     UCSCTL4 = SELA_4 + SELS_3 +SELM_3;    //ACLK的時鐘源為DCOCLKDIV,MCLKSMCLK的時鐘源為DCOCLK

     UCSCTL5 = DIVA_5 +DIVS_1;      //ACLK由DCOCLKDIV的32分頻得到，SMCLK由DCOCLK的2分頻得到

                 //最終MCLK:16MHZ,SMCLK:8MHZ,ACLK:32KHZ

     __bic_SR_register(SCG0);                   //Enable the FLL control loop

}

void initClock()

{

     UCSCTL6 &= ~XT1OFF; //啟動XT1

     P5SEL |= BIT2 + BIT3; //XT2引腳功能選擇

     UCSCTL6 &= ~XT2OFF;          //打開XT2

     PMMCTL0_H = 0xA5;                                         //開PMM電源管理

      SVSMLCTL |= SVSMLRRL_1 + SVMLE;                            //配置SVML電壓

      PMMCTL0 =  PMMPW + PMMCOREV_2;                             //配置內核電壓

      while((PMMIFG & SVSMLDLYIFG ) == 0);                       //等待設置完成

      PMMIFG &= ~(SVMLVLRIFG + SVMLIFG + SVSMLDLYIFG);

      if((PMMIFG & SVMLIFG) == 1)                                //判斷內核電壓是否上升到VSVML

            while((PMMIFG & SVMLVLRIFG) == 0);                   //如果沒有等待

      SVSMLCTL &= ~SVMLE;                                        //關掉SVML模塊

      PMMCTL0_H = 0X00;                                          //鎖存配置

     __bis_SR_register(SCG0);

     UCSCTL0 = DCO0+DCO1+DCO2+DCO3+DCO4;

     UCSCTL1 = DCORSEL_4;       //DCO頻率范圍在28.2MHZ以下

     UCSCTL2 = FLLD_4 + 1;       //D=16，N=1

     UCSCTL3 = SELREF_5 + FLLREFDIV_3;    //n=8,FLLREFCLK時鐘源為XT2CLK；DCOCLK=D*(N+1)*(FLLREFCLK/n);DCOCLKDIV=(N+1)*(FLLREFCLK/n);

     UCSCTL4 = SELA_4 + SELS_3 +SELM_3;    //ACLK的時鐘源為DCOCLKDIV,MCLKSMCLK的時鐘源為DCOCLK

     UCSCTL5 = DIVA_5 +DIVS_4;      //ACLK由DCOCLKDIV的32分頻得到，SMCLK由DCOCLK的2分頻得到

                 //最終MCLK:16MHZ,SMCLK:1MHZ,ACLK:32KHZ

     __bic_SR_register(SCG0);                   //Enable the FLL control loop

}